• die Chipfläche nimmt zu
• die Strukturgröße sinkt
• mehr Schichten werden übereinander gestapelt
• die Prozesskomplexität wächst

So hat zum Beispiel ein 4-MBit-Speicher im Vergleich zum 1-MBit-Speicher eine größere Chipfläche, geringere seitliche Abmessungen der Einzelelemente, nützt über die Grabenzelle auch die dritte Dimension und wird in einer komplexeren Technologie hergestellt (vergleiche auch Bild 1).
Hier sollen anhand des bereits seit einem Jahr produzierten 4-MBit-DRAMs von Siemens die technologischen Schwierigkeiten erläutert werden, die auf dem Weg zum Massenartikel zu meistern waren. Die
Strukturen dieses Bausteins liegen im Sub-Mikron-Bereich, sind also kleiner als 1 µm = 1/1000 mm. Einen Eindruck von der fortschreitenden Miniaturisierung vermittelt Bild 2. Bei zukünftigen Speichergenerationen sollen noch kleinere Strukturen realisiert werden. Damit sind Anforderungen an den Grenzen von Physik, Chemie und Ingenieurskunst verknüpft.

DRAM

Da sich der Kondensator mit der Zeit entlädt ist eine periodische Auffrischung der Bitinformation notwendig. Diese erfolgt durch eine außerhalb des Zellenfeldes angebrachte Logikschaltung, die beispielsweise beim 4-MBit-DRAM alle 16 ms das Vorhandensein einer Ladung im Kondensator überprüft und diese gegebenenfalls erneuert (Refresh). Eine hohe Kapazität des DRAMZellenkondensators ist nicht nur wichtig, um die Refreshfrequenz möglichst niedrig zu halten. Auch die Störsicherheit gegenüber durch natürliche Alphateilchen verursachten, momentanen Kurzschlüssen und das Verhältnis zur Kapazität der die einzelne Zelle ansteuernden Leiterbahnen sind zu berücksichtigen. Die Forderung nach einer Mindestkondensatorkapazität (etwa 35 Femto Farad) bei gleichzeitiger Verringerung des Platzbedarfs der Elementarzelle führte beim 4-MBit-DRAM und dem Nachfolgemodell, dem 16-MBit-DRAM, zur Verwendung einer dreidimensionalen Grabenzelle (Bild 4). Da das Zellenfeld mehr als 50 % der Gesamtfläche des Chips in Anspruch nimmt, ist dort der Druck, durch Minimierung der Strukturen Platz zu sparen, besonders groß. Dennoch wird das Zellenfeld beispielsweise beim 4-MBit-DRAM in acht 512-KBit-Blöcke aufgeteilt, da sonst zu manchen Zellen die Leitungen zu lang wären, wodurch sowohl deren Eigenkapazität als auch die Signallaufzeiten zu groß würden.
Wie in Bild 3 gezeigt, ist das Zellenfeld von so genannten Rasterschaltungen umgeben, also von Decoderschaltungen in Wortleitungs- und Bitleitungsrichtung, von Leseverstärkern und von Schaltungen zur Vorladung der Bitleitungen [3]. Die sich anschließende Peripherie des Speichers ist unregelmäßig. Sie enthält zum Beispiel Generatoren für verschiedene Spannungspegel, die für den internen Betrieb benötigt werden, 1/0-Schaltungen, sowie weiterhin Schutzschaltungen gegen Spannungsspitzen, die durch elektrostatische Entladungen bei der späteren Weiterverarbeitung der Chips verursacht werden können.
Aus Gründen der Ausbeutesteigerung und damit der Wirtschaftlichkeit im Fertigungsstadium benutzen alle Speicher seit dem 256-KBit-Chip redundante, also zusätzliche, Wort- und Bitleitungen, im Falle des 4-MBit-Speichers sind je 4 Wort- und Bitleitungen pro 512-KBit-Block vorgesehen. Nach Beendigung des Herstellungsprozesses auf Scheibenebene wird in einem ersten Funktionstest beurteilt, ob der Baustein reparierbar ist und wenn ja, welche Bits zu reparieren sind. Dieses Testergebnis steuert dann eine Laserapparatur, die mit gezielten Laserschüssen etwa 2 bum breite Bahnen so auftrennt, dass die fehlerhaften Wort- und Bitleitungen stillgelegt und dafür die redundanten, funktionstüchtigen Leitungen hinzugeschaltet werden. Die Zahl der maximal reparierbaren Ausfälle hängt von der Verteilung der Fehler ab. Erfahrungsgemäß kann durch dieses Verfahren insbesondere in der Anfangsphase der Chipherstellung eine Ausbeutesteigerung von mehr als 100 % erreicht werden.

Schaltungsentwurf

Komplexe Schaltungen mit Hunderttausenden oder Millionen von Einzelelementen lassen sich nur noch computerunterstützt herstellen. Ausgehend von den vorgegebenen Zielfunktionen wird die Schaltung zunächst in Funktionsblöcke zerlegt, deren Gesamtverhalten untersucht wird. Zunehmend wird beim Design auch mit Logikzellen gearbeitet, wobei es sich um häufig gebrauchte Teilfunktionsblöcke handelt, deren Daten in Rechnerbibliotheken zur Verfügung stehen. Bild S zeigt ein Beispiel für den schrittweisen Aufbau einer integrierten Schaltung mit Hilfe eines Computer-Aided-Engineering-Systems (CAE).
Bei der so genannten Logiksimulation geht es beispielsweise darum, die logischen Abläufe auf dem Chip zu verifizieren. Ein Beispiel dafür ist die Überprüfung der Decoderschaltungen, die den außen angelegten Adressen entsprechende Wort- und Bitleitungen zuordnet. Von zentraler Bedeutung ist die so genannte Schaltkreissimulation,
bei der der zeitliche Ablauf, das so genannte Timing, auf einem Datenpfad simuliert wird. Bevor eine solche Simulation durchgeführt werden kann, müssen sämtliche an einem solchen Datenpfad beteiligten Elemente wie Transistoren, Widerstände und Kapazitäten als Datenbasis für diese Simulation im Rechner vorhanden sein. Auf Basis der so entstandenen Netzliste, die beim 4-MBit-Chip bis zu 5000 diskrete Bauelemente umfasst, kann das gesamte Zeitverhalten etwa vom Beginn eines Lesezyklus bis hin zum Anliegen des auszulesenden Spannungspegels am Ausgangspin simuliert werden. Derartige Simulationen sind äußerst rechenintensiv. So benötigte etwa die Simulation kritischer Pfade des 4-MBitSpeichers an einem modernen Vektorprozessor zwischen 4 und 5 Stunden. Die Abweichung der Simulationsergebnisse von später gemessenen Werten liegt erfahrungsgemäß zwischen 10 bis 20 %. Mit Hilfe der Simulation kann auch die Empfindlichkeit des Bausteins auf verschiedene Einflussgrößen untersucht werden, etwa auf die unvermeidlichen Prozessschwankungen.
Die auf diese Weise entworfenen logischen Schaltungen müssen jetzt in ein geometrisches Layout umgesetzt werden. Hier werden die Informationen für alle im Herstellungsprozess des Speichers verwendeten Strukturierungs- und Implantationsschritte zusammengefasst. Mit umfangreichen Verifikationsläufen wird festgestellt, ob das geometrische Layout die geforderten Designregeln erfüllt, elektrisch funktionsfähig ist und die geometrisch beschriebenen Schaltungen identisch mit den logischen Schaltungen sind. Erst nach diesen Kontrollen werden die Daten für jede Prozessebene getrennt in so genannte Kenndaten für den Elektronenstrahlschreiber umgesetzt, der dann die Masken für die einzelnen Ebenen - dies sind beim 4-MBit-Chip insgesamt 19 - erzeugt.

Bild 3. Aufbau eines DRAM-Chips: 1 Transistor - DRAM-Zelle (rechts) und Zellenfeld (links)

Einzelprozesse

Trotz intensiver Erforschung von Alternativen wie etwa Gallium-Arsenid hat Silizium als Rohmaterial zur Herstellung von Hochintegrierten Schaltungen seine dominierende Stellung nicht eingebüßt. In Form von Quarzsand ist es ein weit verbreitetes Element, aus dem relativ billig mit etablierter Technik nahezu perfekte Einkristalle gezüchtet werden können. Aus diesen werden dünne Siliziumscheiben, so genannte Wafer, gefertigt, aus denen dann in hunderten von Arbeitsschritten [41 die fertigen Chips entstehen. Die Zahl der Fertigungsschritte beträgt beim 4-MBit-Chip etwa 400, beim 16-MBit-Chip sollen es insgesamt 450 sein. Bild 6 zeigt schematisch die
zyklische Prozessfolge, die eine Siliziumscheibe bis zur Fertigstellung des Bausteins fast zwanzig mal durchläuft.
Die Entwicklungsfortschritte bei der Erhöhung der Chipintegrationsdichte haben die Anforderungen an die Einzelprozesse und Prozessfolgen ständig verschärft. Besonders in der Schicht- und Ätztechnik hat dies zu einer breiten Vielfalt von Prozessen geführt, die für jeweils spezifische Anwendungen optimiert wurden. Die folgende Charakterisierung der fünf Hauptkategorien von Einzelprozessen kann sich deshalb nur auf einige wesentliche Aspekte beziehen.

Schichtherstellung

Der klassische Prozess zur Erzeugung isolierender Siliziumdioxidschichten ist die Oxidation freiliegenden Siliziums bei Temperaturen von 900-1100° C. Als oxidierende Atmosphäre wird O₂ oder H₂O verwendet, wobei in manchen Fällen auch HCl zur Verbesserung der Oxidqualität zugesetzt wird Hauptanwendungen sind bei den . DRAMs die Herstellung des etwa 800 nm dicken Feldoxids und der unter 20 nm dünnen Gateoxide. Ersteres dient zur elektrischen Isolation der aktiven Gebiete, letzteres sowohl für die Transistorgates als auch für das Dielektrikum des Speicherkondensators.
Mit der Zunahme der Anzahl von Schichten in integrierten Schaltungen stieg die Bedeutung der Schichtabscheidung durch Chemical Vapor Deposition (CVD), zu deutsch auch als reaktive Schichtabscheidung bezeichnet. Dabei werden in einem Reaktionsraum Gase durch Energiezufuhr zur Reaktion gebracht. Die Prozesse können sowohl bei Atmosphärendruck als auch bei Unterdruck ablaufen. Die festen Reaktionsprodukte schlagen sich als Schichten auf den Siliziumscheiben (zum Teil auch auf n den Reaktorwänden) nieder, während die flüchtigen Verbindungen abgepumpt werden. Die Energiezufuhr geschieht üblicher
weise thermisch oder über eine elektrische Entladung. Das CVD-Verfahren zeichnet sich insbesondere durch eine hohe Schichtqualität aus, durch eine gute Bedeckung der Kanten und durch die Homogenität der Schichten. Nachteilig sind die zum Teil recht hohen Abscheidetemperaturen, die Partikelproblematik (Bild 7) und die Verwendung gefährlicher Gase.
Speziell für Elemente, die nicht für CVD reaktionsgünstige Verbindungen bilden, wurde das Verfahren des Sputterns, zu deutsch Aufstäubens, entwickelt. Bei diesem Prozess wird das auf einem Target befindliche Ausgangsmaterial mit energiereichen Ionen beschossen und auf die gegenüber angebrachte Scheibe aufgestäubt. Dabei können einige der CVD-Probleme umgangen werden, jedoch sind geringer Durchsatz und hohe Partikelanfälligkeit gewichtige Nachteile. In der Praxis werden vor allem Antireflexschichten und leitende Elemente wie Molybdän, Tantal, Wolfram und Aluminium gesputtert, wobei die prozessinhärente schlechte Kantenabdeckung m besonders beim Aluminium inzwischen zu einem grundlegenden Hindernis bei der Erhöhung der Integrationsdichte geworden ist. Die Entwicklung von CVD-Prozessen auch für Metalle bildet deswegen einen aktuellen Entwicklungsschwerpunkt der Schichttechnik.

Materialveränderung

Zu den damit angesprochenen Prozessen zählen all diejenigen, die die Eigenschaften bereits aufgetragener Schichten verändern. Bei der Implantation werden Bor-, Phosphor- oder Arsen-Ionen in einem ersten Dotierungsschritt in das Silizium hineingeschossen. Eine anschließende Hochtemperatur-Diffusion verteilt die Elemente dann gleichmäßig im Kristall. Dabei werden zugleich die bei der Implantation entstandenen Kristallschäden ausgeheilt, und die Ionen so in das Kristallgitter eingebaut, dass sie elektrisch aktiv sind. Unter der Bezeichnung Temperung dient ein ähnlicher Temperaturschritt auch zur Verbesserung der Qualität gesputterter Schichten oder der Bildung von Verbindungen wie beispielsweise Molybdän-Silizid. Durch eine bei erhöhter Temperatur durchgeführte Verfliessung schließlich lässt sich eine bei der Abscheidung mit Bor- oder Phosphor dotierte Siliziumdioxidschicht (Borphosphorsilikatglas, BPSG) erweichen, so dass die Oberflächenspannung die Konturen glätten kann (Bild 4b und c). Durch diese Planarisierung wird die Kantenbedeckung der nachfolgenden Schichten verbessert und die Situation für die Fototechnik entspannt.

Fotolithographie

Da Schichten in der Regel nur ganzflächig abgeschieden werden, aber nicht überall erwünscht sind, müssen sie in einer extra Prozessfolge strukturiert werden. Als erster Schritt wird dazu die Scheibe mit einem lichtempfindlichen, auch Resist genannten Fotolack überzogen. In diesem wird dann unter Verwendung der entsprechenden Maske die Struktur hineinbelichtet. Während an den vom Licht getroffenen Stellen der Lack durch eine chemische Reaktion so verändert wird, dass er durch organische Lösungsmittel leicht entfernt werden kann, bleibt er in den unbelichteten Bereichen stehen. Die entstandenen Lackstrukturen werden gegebenenfalls noch durch eine spezielle Bestrahlung mit ultraviolettem Licht nachgehärtet, um bei dem anschließenden Ätzschritt die darunter liegende Schicht besser vor dem Abtrag zu schützen. Bei einer in den letzten 15 Jahren prinzipiell ähnlich gebliebenen Prozessfolge haben sich die Anforderungen an die Fotolithographie mit jeder Speichergeneration weiter verschärft. Einerseits besteht die Tendenz zu immer feineren Strukturen, zugleich nehmen aber auch die Höhenunterschiede auf dem Chip zu, da die Bauelemente zwar enger gepackt werden, die Zahl der Schichten aber zunimmt und ihre Dicken kaum verringerbar sind. Dies hat zur Folge, dass die Tiefenschärfe der die Belichtung durchführenden Stepper ein immer kritischerer Parameter wird. Bei hochintegrierten Schaltungen muss deshalb die Prozessführung so gestaltet sein, dass keine zu großen Höhenunterschiede auf dem Chip entstehen. Die dazu getroffenen Maßnahmen werden als Planarisierung bezeichnet - Bild 8 zeigt ein besonders eindrucksvolles Beispiel, das aus [5] entnommen wurde. Verschärft wird die Tiefenschärfenproblematik durch die Notwendigkeit, zur Erzeugung immer feinerer Strukturen die Wellenlänge des verwendeten Lichts zu reduzieren. Derzeit werden als Lichtquellen für die Herstellung von ICs hauptsächlich zwei Emissionslinien von Hochdruckquecksilberlampen, nämlich die g-Linie (436 nm) und die i-Linie (365 nm) eingesetzt. Für zukünftige Chipgenerationen sind das Tiefe Ultraviolett (200-250 nm) und Röntgenstrahlung (1 nm) im Gespräch. Die bei einem solchen Wechsel notwendigen technologischen Umstellungen sind jedoch so gravierend, dass aus Fertigungsgründen so lange wie möglich mit der bisherigen Lithographie gearbeitet werden wird.
Eng verbunden mit der Fototechnik ist die Lacktechnik, da eine Reihe von Schwierigkeiten eine intensive Zusammenarbeit erfordern, um Lackstrukturen mit steilen Flanken und gleichmäßiger, von der wechselnden Lackdicke unabhängiger Stegbreite zu erreichen. Störende Einflüsse sind beispielsweise die unterlagenabhängige Lichtreflexion, die wegen der Unterschiede im Schichtaufbau über den Chip variiert. Ebenso bedingen die auf die einebnende Wirkung des Lacks zurückzuführenden Lackdickenunterschiede eine sehr sorgfältige Optimierung der Belichtungsdosis, damit tiefe Lackbereiche voll durchbelichtet werden, ohne zugleich an Stellen geringerer Lackdicke durch Überbelichtung zu schmale Stege zu erzeugen. Voraussetzung für die Fertigbarkeit höchstintegrierter Schaltungen ist jedoch, dass für alle Probleme im Routinebetrieb praktikable Lösungen gefunden werden.

Ätztechnik

Die Ätzung entfernt die nicht durch Fotolack geschützten Schichtbereiche und überträgt so die im Lack erzeugte Struktur in die Unterlage. Der Prozess sollte maßgenau sein
und selektiv nur die zu entfernende Schicht, nicht jedoch deren Unterlagen angreifen. Für integrierte Schaltungen mit Strukturen im µm-Bereich hat sich generell die Plasmaätzung durchgesetzt, bei der in einer Gasentladung erzeugte Ionen beschleunigt auf die Scheibe auftreffen und so einen bei den früher verwendeten Nassverfahren nicht erzielbaren gerichteten Abtrag bewirken. Der Erfolg ist dabei von einer Reihe von Randbedingungen abhängig. Art und Behandlung des Fotolacks spielen ebenso eine Rolle wie der Schichtaufbau, die Ätzgase, die Plasmaenergie und die Reaktorkonstruktion. In der Praxis führt dies dazu, dass für jede spezifische Anwendung der Ätzprozess neu entwickelt oder zumindest doch optimiert werden muss.

Nasschemische Prozesse

Obwohl heute nicht mehr zur Strukturierung eingesetzt, entfallen beim 4-MBitChip etwa 40 % der Prozessschritte auf Nassprozesse. Dies ist auf die verstärkte Notwendigkeit von Reinigungsschritten zurückzuführen. Automatisierung und sichere Entsorgung der verwendeten aggressiven Flüssigkeiten sind hier aktuelle Arbeitsschwerpunkte.

Bild 7. Bereits mikroskopisch kleine Staubpartikel zerstören die Chip-Strukturen. Tolerierbar ist eine Defektdichte, die etwa einem Stecknadelkopf auf der Größe eines Fußballfeldes entspricht. Dies macht eine Herstellung der Chips in Reinraumfabriken nötig.

Beide Maßnahmen erfordern neue und verbesserte Einzelprozesse. Die dann herstellbaren kleineren Strukturen führen zu neuen Problemen, die wiederum neue Prozesse und Technologien erfordern.
Sieht man von der Lithographie ab, so ergeben sich als platzsparende Maßnahmen im wesentlichen vier Prozesskomplexe, die gegenüber dem 1-MBit-DRAM neu sind.

Grabenkondensator

Wie bereits angedeutet, wurde durch Einbeziehung der dritten Dimension - der 1-MBit-DRAM wurde noch in Planartechnik hergestellt - eine ausreichende Kondensatorkapazität in Form eines Grabens erreicht. Die technologischen Probleme, die dieser Grabenkondensator mit sich bringt, sind jedoch beachtlich:

• Ätzung der Löcher (Bild 9) - Dotieren der Seitenwände

• Erzeugung des Kondensatordielektrikums

• Herstellung und Dotierung der Polyelektrode im Graben

• Auffüllen des Grabens

• Vermeidung von elektrischen Durchschlägen zwischen zwei Gräben

Die Beherrschung allein dieses Prozesskomplexes bedingte einen Aufwand von rund 100 Mannjahren und etwa 3-4 Jahre intensiver Arbeit.

Dielektrikum

Um eine gleichmäßige Dicke des im Gegensatz zum 1-MBit-DRAM dreidimensionalen Kondensatordielektrikums zu erreichen, wird ein Sandwich aus thermischem Oxid, abgeschiedenem Nitrid und einem weiteren thermischen Oxid geformt - abgekürzt ONO. Damit sind die beiden extrem wichtigen Grenzflächen zwischen Dielektrikum und Silizium erstmal unverändert, gleichzeitig sorgt das gleichmäßig dicke Nitrid aber für eine verbesserte Durchschlagfestigkeit und erhöhte Dielektrizitätskonstante

gleichmäßiges Dieleektrikum

Überlappende Bitleitungskontakte

Beim 4-MBit-DRAM wurden durch einen komplizierten Prozess die Gates der Transistoren in Oxid eingekapselt, die Verbindung für die Bitleitungskontakte kann dann so groß sein, dass es die Gates überlappt - man spricht von Fully Overlapping Bitlilie Contacts (FOBICs). Ein Sicherheitsabstand wird nicht mehr benötigt, das Bitleitungsraster kann um etwa 1 µm enger geführt werden. Erkauft wird dieser Platzgewinn durch etwa 40 zusätzliche Prozessschritte.

Diffusionsbarriere

Um unerwünschte Wechselwirkungen etwa metallurgischer Art zwischen den Aluminium-Leiterbahnen und dem Siliziumsubstrat zu verhindern, wurde in den Kontakten zwischen Wortleitung und Steuertransistor (Bild 10) eine Zwischenschicht aus Titan-Nitrid eingezogen. Obwohl hier im Grunde genommen nur wenige zusätzliche Prozessschritte hinzukommen, entstand ein zusätzlicher Mehraufwand in Höhe von etwa 15-20 Mannjahren.

Kontaktlochabschrägung

Ohne eine Kontaktlochabschrägung würde beim Aufbringen des Aluminiums durch Sputterverfahren nicht mehr genügend Aluminium an die Seitenwände und auf den Boden des Kontaktlochs gelangen (Bild 10). Das Abrunden des Kontaktloches stellt einen weiteren, technisch schwierigen Prozess dar. Wie auch die Titan-Nitrid-Diffusionsbarriere ist dieser Schritt eine Konsequenz und nicht eine Maßnahme der Strukturverkleinerung.
Mit der Verkleinerung der Strukturen werden die Prozesse zunehmend komplexer. Darüber hinaus werden auch Rückkopplungen der einzelnen Prozesse auf andere bedeutsam. So kann beispielsweise die Variation eines bestimmten Einzelprozesses dazu führen, dass für einen anderen völlig veränderte Voraussetzungen geschaffen werden. Hier setzen dann die Prozesskontrollen ein. Für Einzelheiten sei der Leser auf [6] verwiesen.

Bild 10. Der Kontakt der Wortleitungen zum Halbleitermaterial wird in den sogenannten Kontaktlöchern realisiert. Damit nach dem Sputtern genügend Aluminium die Seitenwände und den Boden des Kontaktlochs bedecken, müssen die Kontaktlöcher abgeschrägt werden. Der helle Aluminiumfleck ist ein durch die Präparation entstandener Artefakt.