LC-80 Variable Adress-Decodierung history menue Letztmalig dran rumgefummelt: 03.03.07 09:02:29
Die LC-80-Adressdecodierung ist ein logisches Hämmerchen für sich, zeigen doch hier die Techniker, was sie in Sachen Logik gelernt haben. Das erfährt man natürlich erst genau dann, wenn man versucht, diese Logik einmal auseinander zu nehmen. Oder aber, man hat den Bedarf, die Steuerung durch Austausch von Bauelementen zu verändern.
zur Adressierung der 2 KByte im ROM werden 11 Adressbits benötigt - also von A0 bis A10
zur Adressierung der 1 KByte im RAM (Standardvariante)  werden 10 Adressbits benötigt - also von A0 bis A9
die Selektion der einzelnen Chips wird dem Decoder übergeben - er bewältigt das Ansprechen des jeweilig betreffenden Bausteins (RAM oder ROM) über eine 1 aus 8-Logik
Negativ-Logik des 8205 beachten!!! Auswahlsignal ist L - nichtsignifikante Bits sind H
zusätzlich steht der 1 aus 8-Logik noch eine Freigabelogik zur Verfügung, welche mit in die Adressdecodierung einbezogen werden kann
20 entspricht beim 8205 evtl. dem Eingang A und 22 dem Ausgang C
ROM-Selektion übernimmt D209 (vgl. Schaltplan!)
RAM-Selektion übernimmt D210 (vgl. Schaltplan!)
zu verwalten ist der Adressraum von 0000H bis 2FFFH also von 0 bis 14336)
... das entspricht 
  • 5 × 2048 das entspricht 10240 (ROM)
  • 4 × 1024 das entspricht 4096 (RAM)
  • ROM-Decodierung allgemein
  • Decodierung ROM1
  • Decodierung ROM2
  • RAM-Decodierung allgemein
  • Decodierung RAM1
  • Decodierung RAM2
  • Decodierung RAM3
  • Adressdecodierung mit maximal 8 Stück 6516 (2KByte × 8 Bit) - da bleibt dann zwar immer noch ein Adressraum von 32 KByte offen, ist aber eine technisch durchaus reife Variante
  • Adressdecodierung mit maximal 2 Stück 61256 (32KByte × 8 Bit)
  • Adressdecodierung mit maximal einem 628128 (128KByte × 8 Bit)

ROM-Decoder - allgemein

 
20 (A10) 21 (A11) 22 (+5V) E1 (A13) E2 (MREQ) E3 (+5V) Ausgang Adressbereich Bemerkungen
0 0 1 0 0 1 4 0000H - 07FF  
1 0 1 0 0 1 5 0800H - 0BFF  
0 1 1 0 0 1 6 1C00H - 0FFF  
1 0 1 0 0 1 0 1000H - 17FF  
1 1 1 0 0 1 1 1800H - 1FFF  
X X 1 1 0 1 alle 1   RAM-Bereich!!!

Logiktabelle des ROM-Decoders 8205

  • alle Adressen oberhalb 2000H sind RAM oder nicht adressierbar - also von A12 bis A15 - obige Logik ist also die Standardadressierung mit offenen Bits A14 und A15
  • die Selektion der einzelnen ROM-Chips wird dem Decoder übergeben - er bewältigt das Ansprechen des jeweilig betreffenden Bausteins über eine 1 aus 8-Logik

1. ROM

 

Dezimal

HEX

 CE 215 214 213 212 211 210 29 28 27 26 25 24 23 22 21 20
0 0000H 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
2047 07FFH 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1

Adressbereich des ersten 2KByte-EPROM 2716

Dezimal

HEX

 20 21 22 E1 E2 E3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
    A10 A11 +5V A13 MREQ +5V ROM4 ROM5 frei frei ROM1 ROM2 ROM3 frei
0 - 2047 0000H - 07FF 0 0 1 0 0 1 1 1 1 1 0 1 1 0

Decodierlogik des 8205 zum Filtern des ersten  des ersten 2KByte-EPROM 2716

  • mit MEREQ wird die Freigabe des Decoders ausgeführt (MREQ = L spricht Speicher an!)
  • Chipselect für ROM 1 ist die dezimale 4 (Ausgang 4 des 8205 also A10,  A11 und A13 = L)
  • A0  bis A10  = beliebig (Auswahl der Adresse im ROM1)
  • A14  und A15  = beliebig (werden im Standard eh nicht angesprochen!!!)

2. ROM

 

Dezimal

HEX

 CE 215 214 213 212 211 210 29 28 27 26 25 24 23 22 21 20
0 0800H 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
4095 0FFFH 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1

Adressbereich des ersten 2KByte-EPROM 2716

Dezimal

HEX

 20 21 22 E1 E2 E3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
    A10 A11 +5V A13 MREQ +5V ROM4 ROM5 frei frei ROM1 ROM2 ROM3 frei
0D - 2047D 0000H - 07FFH 0 0 1 0 0 1 1 1 1 1 0 1 1 1
2048D - 4095D 0800H - 0FFFH 1 0 1 0 0 1 1 1 1 1 1 0 1 1
4096D - 6144D 1000H - 17FFH 0 1 1 0 0 1 1 1 1 1 1 1 0 1

Decodierlogik des 8205 zum Filtern des ersten  bis dritten 2KByte-EPROM 2716 wenn MREQ aktiv ist

  • mit MEREQ wird die Freigabe des Decoders ausgeführt (MREQ = L spricht Speicher an!)
  • Chipselect für ROM 1 ist die dezimale 4 (Ausgang 4 des 8205 also A10,  A11 und A13 = L)
  • A0  bis A10  = beliebig (Auswahl der Adresse im ROM1)
  • A14  und A15  = beliebig (werden im Standard eh nicht angesprochen!!!)

RAM-Decoder
20 (A10) 21 (A11) 22 (+5V) E1 (A13) E2 (MREQ) E3 (+5V) Ausgang Adressbereich Bemerkungen
0 0 1 0 0 1 4 0000H - 07FF  
1 0 1 0 0 1 5 0800H - 0BFF  
0 1 1 0 0 1 6 1C00H - 0FFF  
1 0 1 0 0 1 0 1000H - 17FF  
1 1 1 0 0 1 1 1800H - 1FFF  
X X 1 1 0 1 alle 1   RAM-Bereich!!!

Logiktabelle des RAM-Decoders 8205 - RAM-Bereich rot hervorgehoben

  • alle Adressen oberhalb 2000H sind RAM oder nicht adressierbar - also von A13 bis A15 - obige Logik ist also die Standardadressierung mit offenen Bits A14 und A15
  • die Selektion der einzelnen RAM-Chips wird dem Decoder übergeben - er bewältigt das Ansprechen des jeweilig betreffenden Bausteins über eine 1 aus 8-Logik

1. RAM

Der versierte Techniker findet hier eine binäre Umcodierung des Adressbereiches von RAM 1

 
 

Dezimal

HEX

 CE 215 214 213 212 211 210 29 28 27 26 25 24 23 22 21 20
Anfangsadresse 8192D 2000H 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0
Endadresse 9215D 23FFH 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 1 1

Adressbereich des ersten 1KByte × 4 Bit -RAM 2114

... und im folgenden die Freigabeadressierung des RAM 1

 

Dezimal

HEX

 20 21 22 E1 E2 E3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
    A10 A11 +5V A13 MREQ +5V frei frei frei frei RAM1 RAM2 RAM3 RAM4
0 - 2047 0000H - 03FFH 0 0 1 0 0 1 1 1 1 1 0 1 1 0

Decodierlogik des 8205 zum Filtern des ersten  des ersten 1KByte × 4 Bit -RAM 2114

  • mit MEREQ wird die Freigabe des Decoders ausgeführt (MREQ = L spricht Speicher an!)
  • Chipselect für RAM 1 ist die dezimale 4 (Ausgang 4 des 8205 also A10,  A11 und A13 = L)
  • A0  bis A9  = beliebig (Auswahl der Adresse im RAM1)
  • A14  und A15  = beliebig (werden im Standard eh nicht angesprochen!!!)

Der versierte Techniker findet hier eine binäre Umcodierung des Adressbereiches von RAM 2

2. RAM
 

Dezimal

HEX

 CE 215 214 213 212 211 210 29 28 27 26 25 24 23 22 21 20
Anfangsadresse 9216D 2400H 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0
Endadresse 10239D 27FFH 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1

Adressbereich des zweiten 1KByte × 4 Bit -RAM 2114

... und im folgenden die Freigabeadressierung des RAM 2

Dezimal

HEX

 20 21 22 E1 E2 E3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
    A10 A11 +5V A13 MREQ +5V frei frei frei frei RAM1 RAM2 RAM3 RAM
2048 - 4047 0400H - 07FFH 1 0 1 0 0 1 1 1 1 1 1 0 1 0

Decodierlogik des 8205 zum Filtern des ersten  des zweiten 1KByte × 4 Bit -RAM 2114

Der versierte Techniker findet hier eine binäre Umcodierung des Adressbereiches von RAM 3

3. RAM
 

Dezimal

HEX

 CE 215 214 213 212 211 210 29 28 27 26 25 24 23 22 21 20
Anfangsadresse 9216D 2400H 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0
Endadresse 10239D 27FFH 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1

Adressbereich des zweiten 1KByte × 4 Bit -RAM 2114

... und im folgenden die Freigabeadressierung des RAM 3

Dezimal

HEX

 20 21 22 E1 E2 E3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
    A10 A11 +5V A13 MREQ +5V frei frei frei frei RAM1 RAM2 RAM3 RAM
2048 - 4047 0400H - 07FFH 1 0 1 0 0 1 1 1 1 1 1 0 1 0

Decodierlogik des 8205 zum Filtern des ersten  des zweiten 1KByte × 4 Bit -RAM 2114
Adressdecodierung mit 6516 history menue scroll up
Hierbei muss der Decoder zur RAM-Decodierung so beschalten werden, wie der ROM-Decoder - lediglich das Freigabesignal, welches mit  A13 erzeugt wird, muss negiert werden. Dadurch wird dann der Decoder bei aktivem A13 Signal aktiviert. Und das ist bei Adressen oberhalb 1FFFH der Fall., A14 sowie A15 bleiben in der Auswertung außen vor.

  • beim Decoder 8205 für die RAM-Decodierung werden die Zuleitungen zu CE-Eingang E1 und E3 ausgetauscht - das war's ;-)

  • MREQ muss zur Adressierung auf jeden Fall hinzugezogen werden

  • der Decoder muss nur  das A13 Adressbit auswerten - es ist H, wenn die Adresse oberhalb 1FFFH liegt
Adressdecodierung mit 65256 history menue scroll up
Hierbei müssen lediglich die Adresssignale A13, A14 sowie A15 ODER-verknüpft werden, da ja bei einer Adressierung oberhalb 1FFFH eines dieser Signal in jedem Falle aktiv ist. Zusätzlich muss noch der Adressbereich oberhalb 32767 logisch ermittelt werden, er ist nur erreichbar, wenn der Rechner mit zwei RAMs bestückt wurde.

  • der Decoder 8205 für die RAM-Decodierung der Standardvariante entfällt gänzlich

  • er wird ersetzt durch ein Drei-Eingangs NOR 7427

  • MREQ muss zur Adressierung auf jeden Fall hinzugezogen werden

  • dabei müssen beide RAMs noch das Adressbit  A15 auswerten - es ist H, wenn die Adresse oberhalb 7FFFH liegt -  A15 fungiert damit als Chip-Select der beiden RAM-Bausteine, sofern zwei zum  Einsatz kommen
Adressdecodierung mit 628128 history menue scroll up
Hierbei müssen lediglich die Adresssignale A13, A14 sowie A15 ODER-verknüpft werden, da ja bei einer Adressierung oberhalb 1FFFH eines dieser Signal in jedem Falle aktiv ist. Das Ergebnis "L" wird dann nach mit aktivem MREQ UND-verknüpft - wir greifen ja schließlich auf einen Speicher zu.

  • der Decoder 8205 für die RAM-Decodierung der Standardvariante entfällt gänzlich

  • er wird ersetzt durch ein Drei-Eingangs NOR 7427 - der decodiert den Adressbereich von A13 bis A15 und verknüpft den ganzen Spaß noch mit MREQ - sonst funktioniert's logischerweise nicht

  • MREQ muss zur Adressierung auf jeden Fall hinzugezogen werden

  • SRAM UT651024
Adressdecodierung mit 628128 history menue scroll up
Hierbei müssen lediglich die Adresssignale A13, A14 sowie A15 ODER-verknüpft werden, da ja bei einer Adressierung oberhalb 1FFFH eines dieser Signal in jedem Falle aktiv ist. Das Ergebnis "L" wird dann nach mit aktivem MREQ UND-verknüpft - wir greifen ja schließlich auf einen Speicher zu.
LC-80 Projekt aus dem Jahr 1986 LC-80 Projekt aus dem Jahr 2003 LC-80 Projekt aus dem Jahr 2004

  • 128 KByte RAM einschließlich entsprechender Decodierlogik

  • zusätzliche Peripherieschaltkreise (DMA, CTC, PIO)

  • Analysebesteck on board (Logik- und Äquivalenztester)
LC-80 Projekt aus dem Jahr 2006/07    

  • 64 KByte ROM/RAM vollständig ausdecodiert

  • vollständiges Echtzeit-Analysesystem

    • Taktumschalter reduzierbar bis zur manuellen Betätigung für Einzel-Takflanken

    • binärer und Hexadezimaler BUS-Analysator

    • Treibersatz nach außen

  • Analysebesteck on board (Logik- und Äquivalenztester)

  • zusätzlich gibt's 'ne BELL von Johannes Uhlig, welche auch mit ganz spezifischen Ergebnissen aufwarten lässt

    

Schaltplan für Ausbauvariante mit genannten Features im DigCad 4.0-Format zum Download

zur Hauptseite		 © Samuel-von-Pufendorf-Gymnasium Flöha © Frank Rost im Oktober 2004

... dieser Text wurde nach den Regeln irgendeiner Rechtschreibreform verfasst - ich hab' irgendwann einmal beschlossen, an diesem Zirkus nicht mehr teilzunehmen ;-)

„Dieses Land braucht eine Steuerreform, dieses Land braucht eine Rentenreform - wir schreiben Schiffahrt mit drei „f“!“

Diddi Hallervorden, dt. Komiker und Kabarettist