LC-80 Adressdecodierung mit verschiedenen RAM Bausteinen

1. Standardadresslogik 2. Adresslogik für statischen RAM 2116 3. Adresslogik für statischen RAM 6264 4. Adresslogik für statischen RAM 21256 5. Adresslogik für dynamischen RAM 2164

1. Standardadresslogik

	der ROM wird über diese Schaltung in jeweils 2KByte Blöcken getrennt decodoert
	der zu adressierende Gesamtbereich (RAM oder ROM) wird über  die Freigabelogik des betreffenden (D209 bzw. D210 im Schaltplan)  Decoders realisiert
	die Chipauswahl realisiert das Binäreingangssystem des jeweiligen Decoders sowie eine eventuelle Zusatzlogik
	Adressdecodierlogik als Übersichtsschaltplan für EPROM 2716 (Standard-Adresslogik)
	Adressdecodierlogik als Übersichtsschaltplan für statische RAM 2114 (Standard-Adresslogik)

2. Adresslogik für RAM 2116 (2 KByte × 8 Bit)

Decodiertabelle HEX, Dezimal und Binär der ersten 64KByte für linear adressierte Prozessoren (Liste von Grundadressen)

 

	die OR-Logik fasst jeweils zwei Freigabesignale  für je eine 2114-Gruppe zu einem zusammen (statt zwei 1 KByte-RAM müssen ja jeweils ein 2 KByte-RAM angesprochen werden)
	in einer neuen Gruppe wird jeweils ein Bit mehr für die Adressierung benötigt und kann als Freigabesignal für den Decoder dienen
	Adressdecodierlogik als Übersichtsschaltplan für statische RAM 2116  (Standard-Adresslogik)

3. Adresslogik für RAM 6264 (8 KByte × 8 Bit)

Decodiertabelle HEX, Dezimal und Binär der ersten 64KByte für linear adressierte Prozessoren (Liste von Grundadressen)

 

	diese Übersicht sind die Grundadressen zur ROM- und RAM-Decodierung
	in einer neuen Gruppe wird jeweils ein Bit mehr für die Adressierung benötigt und kann als Freigabesignal für den Decoder dienen
	EPROM-Liste und die Liste statischer RAM

4. Adresslogik für RAM 21256 (oder CMOS-Typ 61256)  (32 KByte × 8 Bit)

1. RAM

 

Dezimal	HEX	CE	215	214	213	212	211	210	29	28	27	26	25	24	23	22	21	20
0	0000H	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0
2047	07FFH	0	0	1	1	1	1	1	1	1	1	1	1	1	1	1	1	1

Adressbereich des ersten 32KByte-RAM 21256

Decodierlogik des 8205 zum Filtern des ersten  des ersten 32KByte-RAM 21256

	mit MEREQ wird die Freigabe des Decoders ausgeführt (MREQ = L spricht Speicher an!)
	Chipselekt für RAM 1 ist die dezimale 1 (Ausgang 0 des 8205 also A12,  A11 und A15 = H)
	A0  bis A14  = beliebig (Auswahl der Adresse im RAM)
	A14  und A15  = beliebig (werden im Standard eh nicht angesprochen!!!)
	ab A12 wird RAM angesprochen, d. h. A12, A13, A14 und A15 müssen mit einer OR-Logik zu einem CS-Signal für den RAM verknüpft werden - folgende IS sind hierfür besonders wichtig:  4000 Zwei × 3-Eingangs-NOR + Negator 4001 Vier × 2-Eingangs-NOR 4002 Zwei × 4-Eingangs-NOR 4025 Drei × 3-Eingangs-NOR 4078 Ein × 8-Eingangs-NOR 7402 Vier × 2-Eingangs-NOR 7423 Zwei × 4-Eingangs-NOR 7425 Zwei × 4-Eingangs-NOR mit Steuereingang 7427 Drei × 4-Eingangs-NOR 7432 Vier × 2-Eingangs-OR
	mit A15 wird RAM1 oder RAM2  das OE-Signal für den RAM angesprochen (das ist dann die Adressierung des vollen 64K Speicherraumes der CPU Z80)
	zur Auswertung von A15 als CS des RAM kann der standardmäßige Decoder beibehalten oder ein NAND-Gatter herangezogen werden wenn A15 = L, dann Adressbereich 0000H - 7FFFH wenn A15 = H, dann Adressbereich 8000H - FFFFH
	streng genommen übelappen sich hier Bereiche des RAM mit denen des ROM ('s ist zu viel RAM da!!!), dies wird aber durch OE und die OR-Logik der Adressen A12 bis A15 korrekt verwaltet - der RAM wird dann nicht angesprochen
	zur Verknüpfung der Adresssignale kam der 7432 zum Einsatz
	Adressdecodierlogik als Übersichtsschaltplan für statische RAM 21256

5. Adresslogik für RAM 2164 (64 KByte × 1 Bit)

Decodiertabelle HEX, Dezimal und Binär der ersten 64KByte für linear adressierte Prozessoren (Liste von Grundadressen)

 

	oberste Randbedingung: die Taktlogik muss in der Frequenz auf mindestens 2 MHz angehoben werden, da ansonsten die Refresh-Zyklen nicht eingehalten werden können
	in einer neuen Gruppe wird jeweils ein Bit mehr für die Adressierung benötigt und kann als Freigabesignal für den Decoder dienen
	EPROM-Liste und die Liste statischer RAM