• Rumpf, Pulvers; Transistor-Elektronik; Verlag Technik Seite 192 ff.

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• großer Betriebsspannungsbereich (3 V bis 15 V)
• bei 5 V Betriebsspannung mit LS-TTL kompatibel (1 Ausgangslast; Pegelanpassung am Eingang von LS her mit Pull-up-Widerstand)
• extrem hoher Eingangswiderstand im Betriebsspannungsbereich
• kleine Eingangskapazität (typisch unter 7,5 pF)
• von den Eingangsbelegungen nahezu unabhängige Ausgangsimpedanz
• mit der Betriebsspannung steigende Schaltgeschwindigkeit
• bei niedrigen Schaltfrequenzen extrem kleiner Eigenleistungsbedarf (Mikrowattbereich), sofern exakte Eingangspegel eingehalten werden
• fast ideale Übertragungskennlinie
• große Störsicherheit (etwa 50 % der Betriebsspannung)
• hoher Lastfaktor innerhalb der eigenen Familie, vorwiegend durch C_{L max} = 5 nF 

1. Digitale CMOS-Schaltkreise für allgemeine Anwendungen gibt es seit etwa 1968. Es sind 4 verschiedene Baureihen (von anfänglichen weiteren Versuchsreihen abgesehen) entwickelt worden. Charakteristisch für CMOS-Schaltkreise ist 

• der große U_CC-Bereich 5...15 V oder 2 ... 6 V,
• der geringe Leistungsverbrauch im Ruhezustand und bei niedrigen Frequenzen ( < 1 MHz) und
• die starke Abhängigkeit der Leistungsaufnahme von Frequenz, Last und Speisespannung. Vergleichende Leistungs- und Geschwindigkeitsangaben sind deshalb nur bei übereinstimmenden Betriebsbedingungen möglich.

1. Schaltungsfunktionen und Typenbezeichnungen der ersten (von RCA entwickelten) CMOS-Reihe CD4000 sind bis heute unverändert beibehalten und zu einem Vergleichsmaßstab geworden. CMOS-Schaltkreise anderer Hersteller tragen gleiche Ziffernbezeichnung und unterscheiden sich nur durch die davor gestellten Buchstaben (bei Motorola außerdem noch die Ziffer 1: MC 14000).
2. CMOS-Schaltkreise der 4000er Reihe sind mit vergleichbaren TTL-Schaltkreisen nicht pinkompatibel. Mit den TTL-Baureihen pinkompatibel ist die 1981 neuerschienene High-speed-CMOS-Reihe 74HC.

Mit dem 1976 erschienenen JEDEC-Standard wurden Rahmenbedingungen für Kennwerte von CMOS-Schaltkreisen (DC-Parameter) geschaffen. Schaltkreise, die diesen Bedingungen genügen, tragen in der Typenbezeichnung am Ende den Buchstaben B. 

sonstiges Pegelverhalten gibt's hier ;-)

Die folgende Tafel zeigt eine Übersicht über die 4 verschiedenen CMOS-Baureihen.

Übersicht über die 4 verschiedenen CMOS-Baureihen

CMOS-Reihe CD4000A

Diese Baureihe hat keine praktische Bedeutung mehr und ist bis auf wenige Typen durch die CD4000B- und die HEF4000B-Serie abgelöst worden.

CMOS-Reihe CD4000B

Sie ist zur verbreitetsten CMOS-Reihe mit dem größten Typenspektrum geworden und gilt als CMOS-Standard-Reihe. Die drei größten Hersteller sind RCA (CD4000), Motorola (MC1400(Y) und National Semiconductor (MM4000).

LOCMOS-Reihe HEF4000B

Sie stellt eine verbesserte CD4000B-Reihe dar. Durch ein neues technologisches Verfahren (lokale Siliziumoxydation) lassen sich geringere Chipabmessungen erzielen, die wiederum kleinere parasitäte Kapazitäten und damit höhere Schaltgeschwindigkeiten ermöglichen. Die Übertragungskennlinie ist rechteckförmig und auch die Ausgangsströme I_OL und I_OH weisen größere Werte auf. CD4000B- und HEF4000B-Schaltkreise lassen sich bei 5 ... 15 V betreiben.

High-speed-CMOS-Reihe 74HC(CMOS)

Diese CMOS-Reihe stellt die jüngste Neuentwicklung dar mit folgenden Merkmalen: 

• Pinkompatibel mit allen TTL-Baureihen (deshalb die gleiche Bezeichnung mit eingefügtem „HC"),
• 10fach höhere Schaltgeschwindigkeit und 10fach höhere Ausgangsströme im Vergleich zur CD4000B-Reihe,
• großer U_CC-Bereich von 2 bis 16 V im Temperaturbereich -40...+ 85 °C und niedrigerer Leistungsverbrauch (bis 20 MHz im Vergleich zu 74LS-Reihe),
• symmetrische Impulsflanken und Verzögerungszeiten (t_PLH = t_PHL),
• als CMOS-Reihe 74HCT eingeschränkter U_CC-Bereich (4,5-..5,5 V), jedoch voll TTL-kompatibel

.

Schaltsymbol und Kennlinie einer Schottky-Diode

Statische und dynamische Kennwerte der beiden CMOS-Baureihen HEF4000B und 74HC zusammengestellt 

In digitalen unipolaren Bausteinen und Baureihen werden MOS-Feldeffekttransistoren verwendet, deren Wirkungsweise auch hier beschrieben worden ist. Die dort dargestellten vier Bauformen unterscheiden sich grundsätzlich durch die Art der Ladungsträger im Kanal (p-Kanal oder n-Kanal) sowie durch ihr selbstleitendes (Verarmungstyp) oder selbstsperrendes (Anreicherungstyp) elektrisches Verhalten bei der Gatespannung U_GS=0.
Als Schalttransistoren verwendet man vorzugsweise selbstsperrende Typen, die mit dem aktiven Signalpegel vom Sperrbereich in den leitenden Bereich geschaltet werden.
Im Unterschied zum bipolaren Transistor hat der MOS-Transistor einen sehr hohen Eingangswiderstand von R_l ≈ 10¹⁰ Ω, der bei niedrigen Frequenzen eine annähernd leistungslose Steuerung zulässt. In Verbindung mit seinem kleinen Ausgangswiderstand, den man für kleine platzsparende Strukturen näherungsweise mit R_O 10 kΩ ansetzen kann, ergibt sich ein nahezu unendlich großer Ausgangslastfaktor. Bei hohen Frequenzen kommt jedoch die Ausgangslastkapazität, bestehend aus der Leitungskapazität und der Eingangskapazität der nachfolgenden Stufen (C_l 5 pF), zur Wirkung, die den Ausgangslastfaktor auf einen kleineren Wert begrenzt und wegen der auftretenden Zeitkonstanten die Schaltzeiten vergrößert.
Die technologischen Vorteile der MOS-Transistoren liegen vor allem in ihrer einfachen Herstellung und den kleinen erforderlichen Chipflächen. Die für bipolare Transistoren benötigte Chipfläche wird u. a. durch die voluminöse Isolationsdiffusion, die die Transistoren von den umliegenden Elementen isoliert, bestimmt. Dagegen Sind die MOSTransistorstrukturen selbstisolierend. Durch entsprechende Vorspannung des Substrats bilden sich um die Source- und Drain-Gebiete automatisch isolierende Sperrschichten aus. Durch die sehr geringe Leistungsaufnahme und den geringen Platzbedarf können sehr viele Transistoren auf einem Chip untergebracht werden, ohne dass der Baustein zusätzlich gekühlt werden muss.
Die mit der MOS-Technik anfänglich verbundenen Nachteile, wie große Schaltzeiten sowie hohe Gate-Schwellenspannungen und daraus resultierend auch hohe Speisespannung, konnten durch die Anwendung modernster technologischer Verfahren bereits weitestgehend abgebaut werden.
Ihren spezifischen Merkmalen entsprechend, wird die MOS-Technik für digitale Baureihen und vorzugsweise auch für hochintegrierte Schaltungsstrukturen - z. B. für Speicher und Mikroprozessoren - verwendet.
Basis aller MOS-Bausteine und -Baureihen ist, wie auch bei allen anderen Baureihen, eine Schaltstufe, aus der sich praktisch alle weiteren Schaltungsanordnungen ableiten lassen. Eine Schaltstufe in klassischem Aufbau mit einem Schalttransistor und einem Lastwiderstand kommt jedoch in der MOS-Technik kaum vor. Der Lastwiderstand erfordert gegenüber einem MOS-Transistor eine etwa zehnfache Chipfläche. Derart würden wesentliche Vorteile der MOS-Technik verlorengehen. Anstelle von Lastwiderständen verwendet man deshalb MOS-Transistoren, die neben der Platzersparnis eine bessere Leistungsbilanz haben und durch das Gate zusätzliche Funktionen ermöglichen.
Bild unten zeigt die Struktur einer Schaltstufe in MOS-Technik. Im Bild unten rechts ist der Transistor T₂ an die Stelle des Lastwiderstands R_l im Bild unten links getreten. Nimmt man zunächst an, dass sich T₂ durch entsprechendes Gate-Potential im leitenden Zustand befindet, so wirkt TZ wie ein relativ niederohmiger Arbeitswiderstand R_l. Durch Einsatz verschiedener Bauformen von MOS-Transistoren in der Schaltstufe sowie unterschiedliche Besthaltung von G₂ entstehen Schaltstufen mit verschiedenartigem elektrischem Verhalten. Dies bezieht sich vor allem auf die

• Größe und Polarität der Versorgungsspannung
• auf die Signalpegel (TTL-Kompatibilität !)
• auf die Verlustleistung, auf die Schaltzeiten
• auf den Integrationsgrad
• auf den Herstellungsprozeß
• die Ausbeute und den Preis

Diese Größen stehen in direktem Zusammenhang mit den jeweiligen spezifischen schaltungstechnischen Anwendungsfällen und der angewendeten Technologie zur Herstellung dieser Transistoren.
 

Aufbau einer Schaltstufe in MOS-Technik - links mit Arbeitswiderstand - rechts mit MOS-Transistor als Arbeitswiderstand

• die p-MOS-Technik mit n-dotiertem Substrat, das p-dotierte Source- und DrainGebiete erfordert und p-Kanal-MOS-Transistoren ergibt
• die n-MOS-Technik mit p-dotiertem Substrat, das n-dotierte Source- und DrainGebiete erfordert und n-Kanal-MOS-Transistoren ergibt

Die n-MOS-Technik hat eine höhere $chaltgeschwindigkeit als die p-MOS-Technik, da die Ladungsträgerbeweglichkeit von Elektronen im n-Kanal wesentlich größer ist als die der Defektelektronen im p-Kanal.
Außerdem unterscheidet man Gates, die aus Metall (Aluminium) oder polykristallinem Silizium bestehen können. Hieraus resultieren die Bezeichnungen - Metallgate-Technik MGT, - Siliziumgate-Technik SGT

Die zuerst zum Einsatz gekommene p-MOS-Technik (Standardtechnik) zeichnet sich durch einfachen Aufbau und einfache Technologie mit hoher Ausbeute und Rentabilität aus. Man verwendet sie vorzugsweise für digitale Baureihen.
Gate

Schematischer Aufbau eines p-MOS-Transistors mit Bulk Metallgate

Bild oben zeigt den schematischen Aufbau eines p-MOS-Transistors mit Metallgate. Da die Gate-Schwellenspannung mit -U_T ≈ 5 V relativ groß ist, müssen auch die Logikpegel und die Speisespannung (-U_DD ≈ 20 V) relativ hoch gewählt werden.
Die hohen Logikpegel ergeben zwar eine relativ gute Störsicherheit. Sie liegen aber mit ihren Werten weit von den TTL-Pegeln entfernt, so dass eine Zusammenschaltung mit TTL-Bausteinen nur unter Zwischenschaltung von Pegelanpassungsstufen möglich ist. Bei manchen Bausteinen ist eine zweite Speisespannung erforderlich, die zur Speisung des Gates des Schaltstufen-Lasttransistors dient. Für deren Verdrahtung wird eine relativ hohe zusätzliche Chipfläche beansprucht. Wegen der hohen Speisespannung wird diese Technik als p-MOS-Hochvolt-Technik bezeichnet.
Die technologische Weiterentwicklung führte unter Einbeziehung des Ionenimplantationsverfahrens zur Verringerung der Schwellenspannung auf -U_T ≈ 2 V. Bei diesem Verfahren werden bei sonst gleichen Prozeßschritten Ionen einer bestimmten Dichte und Eindringtiefe in den Kanal implantiert. Weil damit auch die Speisespannung auf -U_DD ≈ 10 V reduziert werden konnte, bezeichnet man diese Technik als p-MOS-Niedervolt-Technik.
Das Ionenimplantationsverfahren ermöglicht neben der Herstellung der bisher betrachteten selbstsperrenden auch die Herstellung von selbstleitenden p-MOS-Transistoren. Diese entstehen durch eine stärkere Ionenimplantation des Kanals, so dass der Kanal bereits bei U_GS = 0 leitend ist. Bild unten zeigt eine Schaltstufe mit einem selbstsperrenden und einem selbstleitenden p-MOS-Transistor auf einem Chip. Die Vorteile einer solchen Schaltungsanordnung bestehen im Wegfall der zweiten Speisespannung und damit in der Einsparung an Chipfläche, in der Verkürzung der Schaltzeiten, da der (selbstleitende) Lasttransistor für eine schnelle Aufladung der Lastkapazitäten sorgt, sowie in einer wesentlich kleineren Verlustleistung.

Bei den MOS-Transistoren mit Siliziumgate wird - entgegen dem bei der Standardtechnik üblichen Verfahren - zunächst die Gate-Elektrode aufgebracht, und danach werden die Source- und Drain-Gebiete diffundiert. Das Gate aus hochtemperaturbeständigem polikristallinem Silizium dient dabei als Diffusionsmaske für den Kanalbereich. Es verhindert weitestgehend eine Überlappung des Gates mit den Source- und Drain-Gebieten. Diese Überlappungen würden als parasitäre Kapazitäten, die die Schaltzeiten und die Verlustleistung vergrößern, wirken. Die vorstehend beschriebene Technologie wird als selbstjustierend bezeichnet. Man erreicht Gate-Schwellspannungen -U_T ≈ 1,5 V, so dass Speisespannungen von U_DD ≈ 5 V ausreichend sind. Bild unten zeigt einen p-MOS-Transistor in SGT.

Schematischer Aufbau eines p-MOS-Transistors mit Siliziumn-Substratgate

n-MOS-Transistoren in SGT unterscheiden sich von den p-MOS-Transistoren im wesentlichen nur durch die unterschiedliche Dotierung von Substrat, Source und Drain. Mit ihren kürzeren Schaltzeiten (Elektronenbeweglichkeit!) und ihren Signalpegeln sind sie voll TTL-kompatibel. Durch den Einsatz der Ionenimplantation wurde die Schaltgeschwindigkeit weiter gesteigert.
Die vorstehend beschriebene Technologie wird vorzugsweise für die Fertigung von Mikroprozessoren und Bausteinen mit Wiederholstrukturen, also z. B. für Speicher (RAMs, ROMS) und Schieberegister verwendet.

Aus den vorstehend beschriebenen Technologien lässt sich eine Technologie ableiten, nach der auf einem Chip auch Transistoren verschiedenen Kanaltyps (p- und n-Kanal) realisiert werden können. Diese Technologie zur Erzeugung von komplementären Transistoren, CMOS genannt, führt zu Schaltstufen, bei denen die beiden Gateanschlüsse gemeinsamer Informationseingang sind. In Abhängigkeit vom Eingangssignalpegel ist immer nur ein Transistor leitend und der' andere gesperrt (Gegentaktschaltung!). Damit erreicht man einen extrem niedrigen Ruhestrom mit typischen Verlustleistungen von 1 gW/Gatter.
Den schematischen Aufbau einer CMOS-Schaltstufe zeigt Bild unten. Der n-Kanal-Transistor ist in einer diffundierten p-Wanne vom Substrat isoliert angeordnet. Bausteine in CMOS benötigen vorzugsweise eine Speisespannung + U_DD = 5 V. Damit sind sie voll TTL-kompatibel. Ihre günstigen elektrischen Eigenschaften müssen mit mehreren zusätzlichen technologischen Prozeßschritten und einem höheren Platzbedarf für die p-Isolierwannen erkauft werden. Sie werden hauptsächlich für digitale Baureihen und als Bausteine für batteriebetriebene Geräte verwendet.

Sl a) schematische Darstellung des Aufbaus C1) B Bt b) 61 b) Stromlauf
Aus der technologischen Weiterentwicklung der CMOS-Technik entstand z. B. die LOCMOS-Technik, bei der unter Einsatz moderner Oxydationsverfahren die technischen Parameter wesentlich verbessert werden konnten.

CMOS-Bausteine mit sehr kurzen Schaltzeiten können mit Hilfe der SOS (Silicon an saphir)-Technik realisiert werden. Auf einen Saphir als Substrat läßt man, wie Bild 5.94 zeigt, eine Si-Schicht aufwachsen. Darauf folgt eine den anderen MOS-Techniken ähnliche Technologie, nach der gegeneinander isolierte Si-Inseln auf dem Substrat entstehen.
Trotz der günstigen elektrischen Eigenschäften der SOS-Technik wird sie gegenwärtig nicht in großem Umfang angewendet, da Saphir sich aufgrund seiner Härte nur schwer verarbeiten lässt und außerdem teuer ist.
S G D n n
Saph~~-Subsl~al Bild 5.94. Schematischer Aufbau eines MOS-Transistors in SOS-Technik 5.11. MOS-Technik
5.11.1. Schaltstufe als Negator
Der auf der MOS-Schaltstufe basierende Negator enthält, wie bereits im Abschn. 5.10.1. dargelegt, anstelle eines ohmschen Lastwiderstands einen MOS-Transistor, der dessen Funktion übernimmt. In seiner einfachsten Ausführungsform (Bild 5.95) besteht der Negator aus zwei gleichartigen p-MOS-Transistoren. Das Gate des Lasttransistors ist mit der Spannung UDD verbunden (UGG = UDD).
Liegt am Eingang I ein stark negatives Potential Ull (mit IUILI > IUTI), so ist der Transistor T, leitend, und am Ausgang O liegt ein schwach negatives Potential UOH. Der Transistor T2 mit seiner großen Drain-Source-Spannung UDs = UDD - UoH = UGs arbeitet im Abschnürbereich (leitender Zustand), in dem sich der Strom ID bei steigender Spannung UDs kaum noch ändert. Der Kondensator CL, der die ausgangsseitige Last nachbildet, ist auf die kleine negative Spannung UoH aufgeladen. Die sich einstellende kleine negative Spannung UoH kommt dadurch zustande, daß die beiden leitenden Transistoren T, und T2 infolge unterschiedlich großer Chipfläciien unterschiedliche Wider-

... dieser Text wurde nach den Regeln irgendeiner Rechtschreibreform verfasst - ich hab' irgendwann einmal beschlossen, an diesem Zirkus nicht mehr teilzunehmen ;-)

„Dieses Land braucht eine Steuerreform, dieses Land braucht eine Rentenreform - wir schreiben Schiffahrt mit drei „f“!“

Diddi Hallervorden, dt. Komiker und Kabarettist

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