Modell-ALU

Letztmalig dran rumgefummelt: 10.07.06 17:16:55

	Die Arithmetik-Logik-Einheit (arithmetic logic unit = ALU) ist ein Zuordner, der wahlweise arithmetische oder logische Verknüpfungen zwischen zwei Operanden realisieren kann. Sie ist eine universelle Baugruppe, bei der durch ein Auswahlbitmuster entschieden wird, welche der möglichen Teilfunktionen im gerade laufenden Zeitabschnitt zur Wirkung kommen.
	1. ALU-Steuerlogik (Funktionsgenerator) 2. die Arithmetic Logic Unit - kurz ALU 3. die Modell-ALU 4. Bauelementelisten 5. Weblinks zum Thema ALUs
	ALUS's sind Kernbestandteile jedes Mikroprozessors und in der technischen Ausführung bis heute unverändert, nur die Anzahl der verfügbaren Bitstellen sowie der jeweiligen Einzelfunktionen ist vergrößert worden.

1. ALU und Steuerlogik

	Quelle

2. Die Arithmetic Logic Unit - kurz ALU

Quelle

3. Die 4-Bit Modell-ALU

Bereits beim Adder haben wir die Möglichkeit kennen gelernt, dass ein und dieselbe Schaltung sowohl addieren als auch subtrahieren kann, wenn man über ein Signal (in unserem Fall w) eine Veränderung der logischen Verknüpfung herbeiführt. Nun werden wir eine umfangreichere Anordnung kennen lernen, bei der unter etlichen möglichen Teilfunktionen eine zur Ausübung ihrer Wirkung ausgewählt werden kann.
Diesen Vorgang, dass eine der möglichen Teilfunktionen einer universellen Baugruppe ausgewählt wird, nennt man ebenfalls Programmieren der Baugruppe. So kennen wir nun nach dem Vorgang des Programmierens beim ROM noch eine zweite Auffassung zu diesem Begriff und können verallgemeinernd sagen: Unter Programmierung einer Baugruppe versteht man die Festlegung ihres Wirkungsschemas, indem man aus der Menge der realisierbaren Funktionen eine bestimmte auswählt.
Mit der Änderung des Wirkungsschemas durch elektrische Auswahlsignale (Bitmuster) ist es möglich, eine augenblickliche Anpassung der Schaltung an die Umwelt- oder Prozessbedingungen zu realisieren. Auf diese Weise kann man ohne Umbauten in kurzer Zeit (Nano- bis Mikrosekunden) auf entsprechende Anforderungen reagieren. Natürlich muss diese Universalität mit einem entsprechenden Mehraufwand an Bauelementen erkauft werden.
Beim Entwurf einer ALU bemüht man sich ebenfalls, die Forderungen nach schneller Arbeitsweise und minimalem Aufwand an Bauelementen zu erfüllen. Dieser Weg ist mathematisch aufwendig und zur Darstellung in diesem Buch wenig geeignet. Sie sollen daher bei Einhaltung der leichten Fasslichkeit und unter Minimierung des mathematischen Aufwands eine Modell-ALU kennenlernen, bei der nur bekannte Baugruppen verwendet werden und bei der Multiplexer die Auswahl der zu realisierenden Teilfunktion übernehmen.

programmierbare universeller Logik-Analysator der Modell-ALU - nunmehr bezeichnet als BG

 

	u v w Operation Funktion Funktionsgruppe 0 - 0 y = x1 + x2  Addition Arithmetik 0 - 1 y = x1 - x2  Subtraktion Arithmetik 1 0 0 y = x1 ANDx2  AND Logik 1 0 1 y = x1 OR x2 OR Logik 1 1 0 y = x1 EXOR x2 EXOR Logik 1 1 1 y = NOT x NEGATION Logik
	Geben wir zunächst vor, dass unsere ALU 6 Teilfunktionen (wie in Tafel oben dargestellt) realisieren kann. Es handelt sich um 2 arithmetische und 4 logische Operationen, die durch das Bitmuster  der drei Auswahlvariablen u, v, w ausgewählt werden sollen. Bei u = 0 sollen die arithmetischen, bei u = 1 die logischen Verknüpfungen wirksam sein. Die Variation von v und w entscheidet dann  innerhalb der beiden Operationsteilgebiete über die spezielle Operationsart. So werden z. B. bei u = w = 0 die Addition, bei u = 1 und v = w = 0 das logische UND ausgewählt usw. Befassen wir uns nun mit dem Entwurf des Logikteils, den wir nach Bild oben realisieren wollen. Vergleichen Sie dieses Bild einmal mit dem hier dargestellten 4:1-Multiplexer.  Sie werden erkennen, dass beide Signalflussbilder nach dem gleichen Grundkonzept aufgebaut sind. Während im Bild hier nur jeweils eine Variable vor jedem Übertragungseingang steht, sind es im  Bild oben die Ergebnisse der logischen Verknüpfung der Variablen x1, x2. Dabei sind die zur Realisierung der ODER-und EXOR-Funktion benötigten Verknüpfungsglieder vor die zugehörigen  Übertragungseingänge
	v w x2 x1 y Funktion Logik 0 0 0 0 0 y = x1 und x2 UND 0 0 0 1 0     0 0 1 0 0     0 0 1 1 1     0 1 0 0 0 y = x1 oder x2 ODER 0 1 0 1 1     0 1 1 0 1     0 1 1 1 1     1 0 0 0 0 y = x1 exor x2 EXOR 1 0 0 1 1     1 0 1 0 1     1 0 1 1 0     1 1 - 0 1 y = x1 NEGATION 1 1 - 1 0
	Überzeugen Sie sich nun, dass der im Bild oben dargestellte universelle Logikbaustein die Schaltbelegungstabelle nach Tafel oben realisiert. Das Signalflussbild der Modell-ALU finden Sie im Bild unten. Es besteht aus der bereits besprochenen Addier/Subtrahier-Schaltung und dem eben entworfenen universellen Logikbaustein. Überzeugen Sie sich, dass die 2 : 1-Multiplexer (G5, G6, G7) vor den y-Ausgängen bei u = 0 das von den Arithmetikbausteinen gebildete Resultat und bei u = 1 die von den Logikbaugruppen gebildeten  Logikergebnisse durchschalten. Außerdem ist zu erkennen, daß bei u = 0 die Übertragswerte über die nachgeschalteten und von der Variablen u gesteuerten UND-Tore (G4) durchgelassen und bei u = 1 (Logikteil in Funktion) gesperrt werden, so dass dann alle Übertragsausgänge mit 0 belegt sind.
	Quelle

Teilansicht der Modell-ALU unter Verwendung der Logikbaugruppe BG

vollständige Modell-ALU unter Verwendung der Logikbaugruppe

4. Bauelementelisten von ALUs

	Bauelemente-Typ	Funktion
74 - ; 74 LS; 47 HCT	74181	4-Bit-ALU

elektrische Bauelemente-Übersicht von ALUs in verschiedenen Technologien

5. Weblinks zum Thema ALUs

	Komplexe Aussagen zu Addierer, Subtrahierer, Multiplizierer und ALU
	Quelle